Intel Sandy Bridge : CPU, chipsets et cartes mères en détails

L'architecture Sandy Bridge

Sandy Bridge est un « tock » dans la logique Intel. Entendez par là nouvelle architecture mais ancienne finesse de gravure (ancienne étant peu approprié pour du 32nm aujourd’hui).

Cette nouvelle architecture amène son petit lot de nouveautés. Elle repose néanmoins sur Nehalem mais avec la réutilisation de certaines fonctions de l’architecture Netburst des Pentium 4 de l’époque, notamment la gestion des registres. SSE et SSE2 étaient optimisés pour traiter des données sur 128bits, Sandy Bridge introduit AVX qui est capable de traiter ces mêmes données sur 256 bits.AVX est un jeu d’instructions vectorielles (jeux d’instructions SIMD). Elle opère sur des nombres flottants .

Les registres sont mieux gérés grâce à des opérandes de 256 bits maximum. Par rapport à SSE, le rapport de performances supplémentaires et d’environ 1.8x. AVX nécessite obligatoirement le système d’exploitation Windows 7 Service Pack 1 dont l’arrivée est prévue pour ce début d’année.

Autre point important, le cache de niveau 3 (plus couramment appelé cache L3) qui est partagé par l’ensemble des cores du processeur est désormais partagé avec la partie graphique intégrée au die. Ce cache L3 se retrouve donc plus sollicité que sur Nehalem. Pour cela, Intel a mis en place une interconnexion en anneaux (RingBus) pour tous les éléments qui souhaitent accéder à ce cache L3, à savoir les cores, le GPU, le cache LLC, la partie uncore du processeur (contôleur mémoire, interface DMI, controleur PCI-express). Cet anneau théoriquement unidirectionnel mais bi-directionnel dans la réalité se découpe en 4 parties : données, requêtes, validation, snoop.

Coté mémoire cache, un cache de niveau 0 fait son apparition et dispose d’une taille de 1.5Ko. Ce cache a pour but de diminuer les effets de l’augmentation de l’associativité du cache L1 Instructions de 4 voies à 8 voies. Les caches L1 Data et L2 restent les mêmes que ceux de Nehalem/Westmere.

Le cache L3 est totalement revu puisqu’il est découpé en 4 blocs de 2Mo pour les quad core disposant de 8Mo nativement. L’avantage est que les n blocs de 1 ou 2Mo restent accessibles en même temps ce qui augmente considérablement la bande passante. La latence d’accès à ses blocs est réduite par rapport à un monobloc de Nehalem/Westmere ce qui améliore les performances globales du cache L3. La latence de manière globale chute de 42 à 31 cycles d’horloge sur Sandy Bridge par rapport à l’architecture précédente.